About this role
作為華邦的(竹北) DRAM DLL/Clock Tree Design Engineer ，你將負責替客戶設計符合需求的電路圖，與製程研發/CAD/產品測試/FAE等團隊合作，完成重要專案。工作內容包含： ，以下為工作內容、工作條件以及重要通知。 【工作內容】
- 1. DLL and clock circuit design
- 2. Jitter, duty cycle, phase accuracy, clock skew, and PVT analysis
- 3. Circuit simulation and characterization
- 4. Layout review, integration, and silicon debugging support 工作地點：竹北辦公室(新竹縣竹北市文興路二段539號) 聘僱性質：全職 【條件要求】 學歷要求：碩士 科系要求：電機電子工程相關 │ │ 相關經驗：10年以上 語言能力：英文 優級 │ │ 管理責任：No 輪班需求：No 出差需求：1個月以下 外派需求：No 其他條件：
- 1. DRAM DLL design
- 2. Knowledge of analog, mixed-signal, or clock-related circuit design
- 3. Familiarity with transistor-level simulation
- 4. Understanding of timing, jitter, clock skew, and PVT variation
- 5. DLL, PLL, clock tree, high-speed I/O, custom layout, or post-layout simulation experience preferred
- 6. Fluent English speaking and listening skills