About this role
作為華邦的(竹北) DRAM PHY Macro Design Engineer ，你將負責替客戶設計符合需求的電路圖，與製程研發/CAD/產品測試/FAE等團隊合作，完成重要專案。工作內容包含： ，以下為工作內容、工作條件以及重要通知。 【工作內容】
- 1. RTL design and implementation
- 2. RTL simulation and waveform debugging
- 3. Synthesis and timing analysis support
- 4. PHY integration and verification support
- 5. Collaboration with architecture, verification, analog, and backend teams 工作地點：竹北辦公室(新竹縣竹北市文興路二段539號) 聘僱性質：全職 【條件要求】 學歷要求：碩士 科系要求：電機電子工程相關 │ │ 相關經驗：5年以上 語言能力：英文 優級 │ │ 管理責任：No 輪班需求：No 出差需求：1個月以下 外派需求：No 其他條件：
- 1. Proficiency in Verilog or SystemVerilog
- 2. Understanding of digital logic and synchronous circuit design
- 3. RTL simulation and debugging skills
- 4. DDR/LPDDR PHY design experience preferred
- 5. CDC/RDC, synthesis, STA, or high-speed interface knowledge preferred
- 6. Fluent English speaking and listening skills